電路模擬器(Qucs)電腦版是一款相當(dāng)不錯(cuò)的eda仿真軟件，Qucs同時(shí)也是免費(fèi)的、開(kāi)源的電路模擬器，利用這款軟件進(jìn)行模擬，以此測(cè)試出各種電路的參數(shù)是否正常，它的目的是支持各種電路仿真類型，包括直流，交流， S參數(shù)，和諧波平衡分析。

軟件功能

如果你想改變的電阻率，然后再切換回您的原理圖，通過(guò)點(diǎn)擊divider.sch選項(xiàng)卡上，按下F4快捷方式，或通過(guò)選擇仿真→數(shù)據(jù)顯示/原理圖菜單項(xiàng)。之后雙擊R1電阻。

在組件屬性“對(duì)話框中給定組件的所有屬性都可以編輯。一個(gè)簡(jiǎn)短的描述，以及有一個(gè)每個(gè)屬性中顯示的復(fù)選框可用于添加原理圖（或?qū)傩悦�稱和值的示意圖隱藏它）。允許的屬性值元件值標(biāo)準(zhǔn)的（1000），科學(xué)（1E - 3）可以選擇或工程（1K）數(shù)字符號(hào)。

節(jié)點(diǎn)電壓divided.V旁邊直流電壓，電流通過(guò)，源V1.I。數(shù)據(jù)集列表中只列出項(xiàng)目可投入的圖形�？捎玫臄�(shù)據(jù)集項(xiàng)目，根據(jù)模擬式用戶執(zhí)行您發(fā)現(xiàn)下列類型的在DataSet中的項(xiàng)目。

軟件特色

支持對(duì)動(dòng)畫電壓波形、電流等進(jìn)行操作

也可對(duì)電路的參數(shù)進(jìn)行快速的調(diào)整

也支持對(duì)控制的按鈕進(jìn)行模擬

也可自動(dòng)的進(jìn)行布線

也對(duì)示波器進(jìn)行支持

支持無(wú)縫DC、仿真的功能操作

可以對(duì)播放、暫停等功能進(jìn)行控制模擬

也可進(jìn)行電路原理圖的保存、加載

可以對(duì)地面建造仿真進(jìn)行移動(dòng)

可以對(duì)需要的組件進(jìn)行快速的選擇

使用方法

1、打開(kāi)Qucs，現(xiàn)在Verilog標(biāo)簽下沒(méi)有任何文件，我們只需要將我們的verilog的.v文件拷貝過(guò)來(lái)qucs就能自動(dòng)識(shí)別了。

2、一個(gè)verilog的半加器代碼，這里verilog標(biāo)簽下已經(jīng)識(shí)別到我們的文件了，如果qucs沒(méi)有刷新在Projects下重新點(diǎn)擊一下工程的名字就能看到文件添加過(guò)來(lái)了。

3、然后鼠標(biāo)點(diǎn)擊一下這個(gè)main.v，之后鼠標(biāo)移到我們的原理圖上就會(huì)出現(xiàn)一個(gè)子電路，四個(gè)端口，和我們程序里的兩個(gè)輸入兩個(gè)輸出一致。 qucs非常漂亮!

4、然后我們進(jìn)行一個(gè)數(shù)字的仿真

5、注意，在digital simulation中我們需要將model的值修改為verilog,因?yàn)檫�有一個(gè)選項(xiàng)是VHDL,所以理論上VHDL的代碼也能仿真。

6、點(diǎn)擊OK之后我們就算做好工作了，然后仿真一下，用真值表顯示一下我們的半加器是否正確。

配置需求

源建設(shè)要求：

Linux、MacOS、Windows、FreeBSD

Qt4安裝版> = 4.6（與 qt3support）

C++編譯器

autoconf版本2.64（至少）

GNU automake 1.7.0（至少）

Flex 2.5.31（但至少2.5.9）

GNU的野牛1.875d

GNU M4（任何版本）

GNU gperf 3.0.1

ADMS 2.3.6